[微电子专业学生的自我介绍]微电子专业学生的自我介绍 我叫***是一名本站，就读**职业技术学院，电子信息工程系，微电子专业。大学的三年里，老师的教诲，同学的友爱以及各方面的熏陶，使我获得了许多知识，懂得了许...+阅读
IC 设计基础（流程、工艺、版图、器件）
1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相
关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA
等的概念）。（仕兰微面试题目）
2、FPGA 和 ASIC 的概念，他们的区别。（未知）
答案：FPGA 是可编程 ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个
用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵
列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、
开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点
3、什么叫做 OTP 片、掩膜片，两者的区别何在？（仕兰微面试题目）
4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）
5、描述你对集成电路设计流程的认识。（仕兰微面试题目）
6、简述 FPGA 等可编程逻辑器件设计流程。（仕兰微面试题目）
7、IC 设计前端到后端的流程和 eda 工具。（未知）
8、从 RTL synthesis 到 tape out 之间的设计 flow,并列出其中各步使用的 tool.（未知）
9、Asic 的 design flow。（威盛 VIA 2003.11.06 上海笔试试题）
10、写出 asic 前期设计的流程和相应的工具。（威盛）
11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试）
先介绍下 IC 开发流程：
1.）代码输入（design input)
用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成 hdl 代码
BBS 语言输入工具：SUMMIT VISUALHDL
h5k'?4]%Z6s1mMENTOR RENIOR
图形输入: poser(cadence);
viewlogic (viewdraw)
2.）电路仿真（circuit simulation)
将 vhd 代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
BBSVerolog： CADENCE Verolig-XL
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
4MENTOR Modle-sim 2A.
模拟电路仿真工具： ***ANTI HSpice pspice，spectre micro microwe: eesoft : hp
3.）逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路；将初级仿真中
所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
最终仿真结果生成的网表称为物理网表。
12、请简述一下设计后端的整个流程？（仕兰微面试题目）
13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元素？
（仕兰微面试题目）
14、描述你对集成电路工艺的认识。（仕兰微面试题目）
15、列举几种集成电路典型工艺。工艺上常提到 0.25,0.18 指的是什么？（仕兰微面试题目）
16、请描述一下国内的工艺现状。（仕兰微面试题目）
17、半导体工艺中，掺杂有哪几种方式？（仕兰微面试题目）
18、描述 CMOS 电路中闩锁效应产生的过程及最后的结果？（仕兰微面试题目）
19、解释 latch-up 现象和 Antenna effect 和其预防措施.（未知）
20、什么叫 Latchup?（科广试题）
2
1、什么叫窄沟效应? （科广试题）
2
2、什么是 NMOS、PMOS、CMOS？什么是增强型、耗尽型？什么是 PNP、NPN？他们有
什么差别？（仕兰微面试题目）
2
3、硅栅 S 工艺中 N 阱中做的是 P 管还是 N 管，N 阱的阱电位的连接有什么要求？（仕
兰微面试题目）
2
4、画出 CMOS 晶体管的 CROSS-OVER 图（应该是纵剖面图），给出所有可能的传输特性
和转移特性。（Infineon 笔试试题）
2
5、以 interver 为例,写出 N 阱 CMOS 的 process 流程,并画出剖面图。（科广试题）
2
6、Please explain how we describe the resistance in semiconductor. pare the resistance of a
metal,poly and diffusion in tranditional CMOS process. （ 威 盛 笔 试 题 circuit
design-beijing-03.11.09）
2
7、说明 mos 一半工作在什么区。（凹凸的题目和面试）
2
8、画 p-bulk 的 nmos 截面图。（凹凸的题目和面试）
2
9、写 schematic note（？）， 越多越好。（凹凸的题目和面试）
30、寄生效应在 ic 设计中怎样加以克服和利用。（未知）
3
1、太底层的 MOS 管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公
式推导太罗索，除非面试出题的是个老学究。IC 设计的话需要熟悉的软件: Cadence,Synopsys,
Avant，UNIX 当然也要大概会操作。
3
2、unix 命令 cp -r, rm,uname。（扬智电子笔试）
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